晶体管的未来，靠二维材料了
发布时间：2021-04-23 17:36:12 点击次数：211
近年来，诸如二硫化钨(WS2)之类的2D资料在未来逻辑芯片的制造中能够发挥至关重要的作用。由于其卓越的功能，它们有望完成终究的栅极长度缩放，并因而能够扩展逻辑晶体管的缩放路线图。他们还能够经过启用紧凑的后端兼容晶体管，彻底改变咱们对芯片架构的观点，然后模糊前端和后端之间的边界。
近年来，根据实验室的2D晶体管现已适当老练，而且正在为其工业运用开发一条路线。一起，正在处理提高设备功能的剩余应战。
在本文中，imec的项目总监Iuliana Radu解释了全球对这些资料的兴趣，尤其是它们对进一步扩展逻辑技能路线图的承诺。
2D资料具有卓越的功能
2D资料是构成二维晶体的一类资料。在这种优雅的2D尺寸中，它们具有令人着迷的电，热，化学和光学特性。这些资料中最著名的是石墨烯，一种六角形的蜂窝状碳原子片。石墨烯具有超卓的机械强度，高的热电传导性和奇特的光学功能。
可是，二维资料的探究现已远远超出了石墨烯。化学式为MX 2的一类过渡金属二卤化物具有多用途的性质，可与石墨烯互补。
与石墨烯不同，二硫化钨(WS2)，二硫化钼(MoS2)和其他一些具有广泛的带隙，使其成为天然半导体。根据其化学组成和结构配置，原子上薄的2D资料也能够归类为金属或绝缘资料。由于其卓越的功能，二维资料的机会现已出现在多个运用领域，包含(生物)传感，能量存储，光伏，光电和晶体管缩放。
根据2D的晶体管有望完成终究的栅极长度缩放
在芯片制造中，诸如WS2和MoS2之类的2D半导体已成为替代晶体管导电通道中“Si”的候选资料，他们具有巨大的优势?与Si相比，根据2D的场效应晶体管(2D-FET)有望更不受短沟道效应的影响-短沟道效应已成为进一步扩展Si晶体管尺寸的首要妨碍。
的确，跟着根据Si的晶体管沟道越来越小，即便栅极上没有电压，电流也开端在其上走漏。跟着每一代技能的开展，这种效应被称为短沟道效应，情况也变得越来越糟，危害了进一步的栅极长度定标。当今的干流晶体管技能FinFET在某种程度上抵消了这种影响。在这种晶体管架构中，鳍状沟道区能够做得更薄，而且栅极在不止一侧上包围沟道。这使得栅极电压更简单操控根据Si的沟道内载流子的活动。行将到来的向纳米片晶体管的过渡-栅极现在五湖四海围绕着通道-进一步树立在这个主意的根底上，供给了更好的静电操控。可是，当缩放到3nm以上时，问题再次出现。这便是高机动性WS2和MoS2能够支撑的当地。它们能够被构造成几个乃至单个原子层，然后供给了供给非常薄的沟道区域的或许性。这极大地约束了电流活动的途径，然后在关闭设备时使电荷载流子更难走漏。因而，它们有望完成终究的栅极长度缩放(10nm以下)，而无需担心短沟道效应。
为了支撑这些承诺，咱们在imec的团队最近进行了一项设计技能协同优化(DTCO)研讨。咱们展示了2D-FET如何以堆叠的纳米片晶体管体系结构为最或许的刺进点来进一步扩展逻辑器材技能的扩展路线图。
2D资料可用于构建紧凑的back-end-of-line switches
2D半导体的运用或许会超出高功能晶体管的范围。另一个潜在的运用领域包含功能和面积约束较小的低功率电路。例如片上电源管理系统，信号缓冲器和存储器选择器。最重要的是，经过启用小型后端兼容开关，能够运用2D资料彻底改变芯片的后端(BEOL)。
芯片制造大致可分为两部分：在其间构建晶体管的前端(FEOL)，以及经过多层互连连接晶体管以构成功能电路并传输功率的BEOL。跟着传统晶体管的缩放变得越来越具有应战性，科学家一直在寻找在BEOL中增加晶体管和小型电路的办法，然后在FEOL中节省了一些面积。可是，这样做只能运用能够在相对较低的温度下集成的资料，以免损坏设备及其下方的互连。运用2D半导体应该能够做到这一点。运用根据2D的晶体管而不是其他一些“ BEOL”候选资料的另一个长处是具有树立n型和p型器材的潜在能力，这是CMOS逻辑的必要条件。
根据实验室完成的超大规划2D晶体管表现出超卓的功能
可是，咱们是否能够经过实验来构建这些超大规划2D-FET，而且它们是否能够实行其在功能方面的承诺?近年来，科学家探究了各种MX2资料。开始，根据MoS2的设备被证明是最老练的，实验陈述的最高迁移率值挨近理论值200cm2/Vs。最近，根据WS2的FET也或许显现出竞争性结果。从理论上讲，它们具有更高的功能潜力。在改善触摸电阻和增强器材功能方面取得了进展。
例如，在imec，咱们的团队能够演示功能齐全的2D-FET，其沟道厚度仅为1-2个单层，长度为30nm。咱们还显现了经过运用双门控设备结构改善的静电操控。传统的FET顶部只有一个栅极，而双栅极晶体管一起具有顶部和底部栅极，当连接时，能够改善对沟道的静电操控。
正在开发一条向工业规划生产2D-FET的前进途径
如果咱们能够大量生产2D-FET，那么它们就能在逻辑技能路线图中找到它们的位置。这将是选用工业技能的要害。这意味着咱们需求能够将这些设备带出实验室，并运用行业标准的生产东西将它们集成在300mm晶圆上。
Imec为在300mm集成流程中选用这些2D资料奠定了根底。此流程用于研讨各种处理条件的影响并努力提高功能。例如，能够运用金属有机化学气相堆积(MOCVD)演示2D资料在300mm晶圆上的高质量生长，该进程是经过化学反应在表面堆积晶体的进程。运用该东西，能够在整个300mm晶圆上以单层精度操控厚度。实验标明，较高的堆积温度(即950°C)对镀层的结晶度和缺点率有有益的影响。
图：运用300mm工艺制造的2D器材的TEM图像。
可是，更复杂的晶体管体系结构(例如堆叠的纳米片，或者更深层的路线是互补FET(CFET))或许需求替代性的堆积技能。对于处理热预算有限的后端电路也是如此。因而，Imec研讨了其他堆积技能，并探讨了运用搬运工艺的可行性–允许将2D通道移动到现已部分制造的300mm Si衬底上。
正在处理三个首要应战
目前，单个设备的功能要比陈述的实验室设备低一个数量级，而300mm的集成流程则用于了解工艺影响并确认集成妨碍。沟道资料的质量和缺点率的操控仍然是提高器材功能的最大应战。第二个妨碍是源极/漏极触点的触摸电阻，需求降低到可接受的水平。第三，需求开发综合模型以完成上述设备架构设计，并具有内置的实践流程假定。
